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Cadence的高速PCB設計

發布時間:2016-08-18 08:16:58 分類:資料中心

 1 引言

  随着人們對通信需求的不斷提高,要求信号的傳輸和處理的速度越來越快.相應的高速pcb的應用也越來越廣,設計也越來越複雜.高速電路有兩個方面的含義:一是頻率高,通常認為數字電路的頻率達到或是超過45MHz至50MHz,而且工作在這個頻率之上的電路已經占到了整個系統的三分之一,就稱為高速電路.另外從信号的上升與下降時間考慮,當信号的上升時間小于6倍信号傳輸延時時即認為信号是高速信号,此時考慮的與信号的具體頻率無關.

  2 高速pcb設計的基本内容

  高速電路設計在現代電路設計中所占的比例越來越大,設計難度也越來越高,它的解決不僅需要高速器件,更需要設計者的智慧和仔細的工作,必須認真研究分析具體情況,解決存在的高速電路問題.一般說來主要包括三方面的設計:信号完整性設計、電磁兼容設計、電源完整性設計.

  2.1 信号完整性(signal integrity)設計

  信号完整性是指信号在信号線上的質量.信号具有良好的信号完整性是指當在需要的時候,具有所必需達到的電壓電平數值.差的信号完整性不是由某一因素導緻的,而是由闆級設計中多種因素共同引起的.特别是在高速電路中,所使用的芯片的切換速度過快、端接元件布設不合理、電路的互聯不合理等都會引起信号的完整性問題.具體主要包括串擾、反射、過沖與下沖、振蕩、信号延遲等.

  2.1.1 串擾(crosstalk)

  串擾是相鄰兩條信号線之間的不必要的耦合,信号線之間的互感和互容引起線上的噪聲.因此也就把它分為感性串擾和容性串擾,分别引發耦合電流和耦合電壓.當信号的邊緣速率低于1ns時,串擾問題就應該考慮.如果信号線上有交變的信号電流通過時,會産生交變的磁場,處于磁場中的相鄰的信号線會感應出信号電壓.一般pcb闆層的參數、信号線間距、驅動端和接收端的電氣特性及信号線的端接方式對串擾都有一定的影響.在Cadence的信号仿真工具中可以同時對6條耦合信号線進行串擾後仿真,可以設置的掃描參數有:pcb的介電常數,介質的厚度,沉銅厚度,信号線長度和寬度,信号線的間距.仿真時還必須指定一個受侵害的信号線,也就是考察另外的信号線對本條線路的幹擾情況,激勵設置為常高或是常低,這樣就可以測到其他信号線對本條信号線的感應電壓的總和,從而可以得到滿足要求的最小間距和最大并行長度.

  2.1.2 反射(reflection)

  反射和我們所知道的光經過不連續的介質時都會有部分能量反射回來一樣,就是信号在傳輸線上的回波.此時信号功率沒有全部傳輸到負載處,有一部分被反射回來了.在高速的pcb中導線必須等效為傳輸線,按照傳輸線理論,如果源端與負載端具有相同的阻抗,反射就不會發生了.二者阻抗不匹配會引起反射,負載會将一部分電壓反射回源端.根據負載阻抗和源阻抗的關系大小不同,反射電壓可能為正,也可能為負.如果反射信号很強,疊加在原信号上,很可能改變邏輯狀态,導緻接收數據錯誤.如果在時鐘信号上可能引起時鐘沿不單調,進而引起誤觸發.一般布線的幾何形狀、不正确的線端接、經過連接器的傳輸及電源平面的不連續等因素均會導緻此類反射. 另外常有一個輸出多個接收,這時不同的布線策略産生的反射對每個接收端的影響也不相同,所以布線策略也是影響反射的一個不可忽視的因素.

  2.1.3 過沖(overshoot)和下沖(undershoot)

  過沖是由于電路切換速度過快以及上面提到的反射所引起的信号跳變,也就是信号第一個峰值超過了峰值或谷值的設定電壓.下沖是指下一個谷值或峰值.過分的過沖能夠引起保護二極管工作, 導緻過早地失效,嚴重的還會損壞器件.過分的下沖能夠引起假的時鐘或數據錯誤.它們可以通過增加适當端接予以減少或消除.

  2.1.4 振蕩(ringing)和環繞振蕩(rounding)

  振蕩的現象是反複出現過沖和下沖.信号的振蕩和環繞振蕩由線上過度的電感和電容引起的接收端與傳輸線和源端的阻抗不匹配而産生的,通常發生在邏輯電平門限附近,多次跨越邏輯電平門限會導緻邏輯功能紊亂.振蕩和環繞振蕩同反射一樣也是由多種因素引起的,振蕩可以通過适當的端接或是改變pcb參數予以減小,但是不可能完全消除.

  在Cadence的信号仿真軟件中,将以上的信号完整性問題都放在反射參數中去度量.在接收和驅動器件的IBIS模型庫中,我們隻需要設置不同的傳輸線阻抗參數、電阻值、信号傳輸速率以及選擇微帶線還是帶狀線,就可以通過仿真工具直接計算出信号的波形以及相應的數據,這樣就可以找出匹配的傳輸線阻抗值、電阻值、信号傳輸速率,在對應的pcb軟件Allegro中,就可以根據相對應的傳輸線阻抗值和信号傳輸速率得到各層中相對應信号線的寬度(需提前設好疊層的順序和各參數).選擇電阻匹配的方式也有多種,包括源端端接和并行端接等,根據不同的電路選擇不同的方式.在布線策略上也可以選擇不同的方式:菊花型、星型、自定義型,每種方式都有其優缺點,可以根據不同的電路仿真結果來确定具體的選擇方式.

 

  2.1.5 信号延遲(delay)

  電路中隻能按照規定的時序接收數據,過長的信号延遲可能導緻時序和功能的混亂,在低速的系統中不會有問題,但是信号邊緣速率加快,時鐘速率提高,信号在器件之間的傳輸時間以及同步時間就會縮短.驅動過載、走線過長都會引起延時.必須在越來越短的時間預算中要滿足所有門延時,包括建立時間,保持時間,線延遲和偏斜. 由于傳輸線上的等效電容和電感都會對信号的數字切換産生延遲,加上反射引起的振蕩回繞,使得數據信号不能滿足接收端器件正确接收所需要的時間,從而導緻接收錯誤.在Cadence的信号仿真軟件中,将信号的延遲也放在反射的子參數中度量,有SettLEDelay、Switchdelay、Propdelay.其中前兩個與IBIS模型庫中的測試負載有關, 這兩個參數可以通過驅動器件和接收器件的用戶手冊參數得到, 可以将它們與仿真後的Settledelay、Switchdelay加以比較,如果在Slow模式下得到的Switchdelay都小于計算得到的值,并且在Fast的模式下得到的Switchdelay的值都大于計算得到的值,就可以得出我們真正需要的兩個器件之間的時延範圍Propdelay.在具體器件布放的時候,如果器件的位置不合适,在對應的時延表中那部分會顯示紅色,當把其位置調整合适後将會變成藍色,表示信号在器件之間的延時已經滿足Propdelay規定的範圍了.

  2.2 電磁兼容性(Electro Magnetic Compatibility)設計

  電磁兼容包括電磁幹擾和電磁忍受,也就是過量的電磁輻射以及對電磁輻射的敏感程度兩個方面. 電磁幹擾有傳導幹擾和輻射幹擾兩種.傳導幹擾是指以電流的形式通過導電介質把一個電網絡上的信号傳導到另一個電網絡,pcb中主要表現為地線噪聲和電源噪聲.輻射幹擾是指信号以電磁波的形式輻射出去,從而影響到另一個電網絡.在高速pcb及系統設計中,高頻信号線、芯片的引腳、接插件等都可能成為具有天線特性的輻射幹擾源.對EMC的設計根據設計的重要性可以分為四個層次:器件和pcb設計,接地系統的設計,屏蔽系統設計以及濾波設計.其中的前兩個最為重要,器件和pcb設計主要包括有源器件的選擇、電路闆的層疊、布局布線等.接地系統的設計主要包括接地方式、地阻抗控制、地環路和屏蔽層接地等.在Cadence的仿真工具中,電磁幹擾的仿真參數可以設置在X、Y、Z三個方向上的距離、頻率的範圍、設計餘量、符合标準等.此仿真屬于後仿真,主要檢驗是否符合設計要求,因此,在做前期工作時,我們還需要按照電磁幹擾的理論去設計,通常的做法是将控制電磁幹擾的各項設計規則應用到設計的每個環節,實現在各個環節上的規則驅動和控制.

  2.3 電源完整性(Power integrity)設計

  在高速電路中, 電源和地的完整性也是一個非常重要的因素, 因為電源的完整性和信号的完整性是密切相關的.在大多數情況下,影響信号畸變的主要原因是電源系統.如:地反彈噪聲太大、去耦合電容設計不合适、多電源或地平面地分割不好、地層設計不合理、電流分配不均等都會帶來電源完整性方面的問題,引起信号的畸變而影響到信号的完整性.解決的主要思路有确定電源分配系統,将大尺寸電路闆分割成幾塊小尺寸闆,根據地平面反彈噪聲(Ground Bounce)(簡稱地彈)确定去耦電容,以及着眼于整個pcb闆考慮等幾個方面.

  在電路中有大的電流湧動時會引起地彈,如大量芯片的輸出同時開啟時,将有一個較大的瞬态電流在芯片與闆的電源平面流過,芯片封裝與電源平面的電感和電阻會引發電源噪聲,這樣會在真正的地平面上産生電壓的波動和變化,這種噪聲會影響其它元器件的動作.設計中減小負載電容、增大負載電阻、減小地電感、減少器件同時開關的數目均可以減少地彈.由于地電平面分割,例如地層被分割為數字地、模拟地、屏蔽地等,當數字信号走到模拟地線區域時,就會産生地平面回流噪聲.同時根據選用的器件不同,電源層也可能會被分割為幾種不同電壓層,此時地彈和回流噪聲更需特别關注.在電源完整性的設計中電源分配系統和去耦電容的選擇很重要.一般使得電源系統(電源和地平面)之間的阻抗越低越好.可以通過規定最大的電壓和電流變化範圍來确定我們希望達到的目标阻抗,然後通過調整電路中的相關因素使電源系統各部分的阻抗與目标阻抗逼近.對于去耦電容,必須考慮電容的寄生參數,定量的計算出去耦電容的個數以及每個電容的容值和具體放置位置,盡量做到電容一個不多,一個不少.在Cadence仿真工具中,将接地反彈稱為同步開關噪聲(Simultaneous switch noise)。在仿真時将電源間的寄生電感、電容和電阻, 以及器件封裝的寄生電感、電容和電阻都做考慮,結果比較符合實際情況.還可以根據系統使用的電路類型與工作頻率,設置好期望的相關指标參數後,計算出合适的電容大小以及最佳的布放位置,設計具有低阻抗的接地回路來解決電源完整性問題。

  3 高速pcb設計方法

  3.1 傳統的設計方法

  如圖1是傳統的設計方法,在最後測試之前,沒有做任何的處理,基本都是依靠設計者的經驗來完成的.在對樣機測試檢驗時才可以查找到問題,确定問題原因.為了解決問題,很可能又要從頭開始設計一遍.無論是從開發周期還是開發成本上看,這種主要依賴設計者經驗的方法不能滿足現代産品開發的要求,更不能适應現代高速電路高複雜性的設計.所以必須借助先進的設計工具來定性、定量的分析,控制設計流程.

  3.2 Cadence設計方法

  現在越來越多的高速設計是采用一種有利于加快開發周期的更有效的方法.先是建立一套滿足設計性能指标的物理設計規則,通過這些規則來限制pcb布局布線.在器件安裝之前,先進行仿真設計.在這種虛拟測試中,設計者可以對比設計指标來評估性能.而這些關鍵的前提因素是要建立一套針對性能指标的物理設計規則,而規則的基礎又是建立在基于模型的仿真分析和準确預測電氣特性之上的,所以不同階段的仿真分析顯得非常重要.Cadence軟件針對高速pcb設計開發了自己的設計流程,如圖2它的主要思想是用好的仿真分析設計來預防問題的發生,盡量在pcb制作前解決一切可能發生的問題.與左邊傳統的設計流程相比,最主要的差别是在流程中增加了控制節點,可以有效地控制設計流程.它将原理圖設計、pcb布局布線和高速仿真分析集成于一體,可以解決在設計中各個環節存在的與電氣性能相關的問題.通過對時序、信噪、串擾、電源結構和電磁兼容等多方面的因素進行分析,可以在布局布線之前對系統的信号完整性、電源完整性、電磁幹擾等問題作最優的設計.

  

 

  圖1 傳統高速設計流程圖 2 Cadence高速設計流程

  4 結語

  高速pcb設計是一個很複雜的系統工程,隻有借助于那些不僅能計算設計中用到的每個元器件的物理特性和電氣特性的影響及其相互作用,還必須能從設計pcb中自動提取和建立模型,并且具有提供對實際設計操作産生動态特性描述的仿真器等強大功能的EDA軟件工具,才能更全面地解決以上信号完整性、電磁幹擾、電源完整性等問題.在具體設計過程中,在橫向上要求各部分的設計人員通力合作,在縱向上要求設計的各個階段綜合考慮,把設計和仿真貫穿于整個設計過程,實現過程的可控性,具體指标的量化.隻有這樣才能做到高效的設計.

來源:Cadence的高速PCB設計

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